原标题：ESD 电弧为保护基本原理和结构设计

失效分析赵工半导体工程师 2023-04-05 08:24 发表于北京

电弧振动(ESD: Electrostatic Discharge)，应该是引致大部份电子零件元器件或集成电阻掌控系统引致过度电应力(EOS: Electrical Over Stress)破坏的主要罪魁祸首。即使电弧一般来说一瞬间电流非常高(>几千伏)，因此这种受损是毁灭性和永久性的，会引致电阻直接焚毁。因此预防电弧受损是大部份IC结构设计和制造的头号人物痛点。

电弧，一般来说全被是人为造成的，如生产、组装、测试、存放、过程中都有可能使电弧积攒在消化系统、搬运、仪器或设备中，即使电子零件元件本身也会积攒电弧，当人们在矢口否认的情况下使这些磁化的物体接触就会逐步形成振动阻径，一瞬间使电子零件元件或掌控系统遭到电弧振动的损毁 (这是为何从前修电脑都必须要佩戴电弧环托在工作桌上，避免消化系统的电弧受损芯片) ，如同云雾中储存的电荷一瞬间打穿云雾产生剧烈的闪电，会把大地划开一样，而且一般来说全被是在下雨天来临之际，即使水蒸气湿度舒体逐步形成导电通到

那么，怎样避免电弧振动受损呢？首先总之改变缪明从源头增加电弧(比如增加摩擦、掌控水蒸气控温、少穿羊毛类衬衫、)，总之这不是他们那时探讨的重点。他们那时要探讨的这时候怎样在电阻里面涉及为保护电阻，当外间有电弧的这时候他们的电子零件电子零件元件或掌控系统能够自我为保护避免被电弧损毁(其实是安装两个避雷针)。这也是许多IC结构设计和工业用的头号人物痛点，许多公司有专门结构设计ESD的团队，那时我就和我们从最基本的方法论讲起逐步传授ESD为保护的基本原理及注意点，你会发现后面讲的PN结/二极体、真空管、MOS管、snap-back全被用上了

以前的专题传授PN结二极体方法论的这时候，就讲过二极体有两个优点：正向偏压逆向止 (不记得就去翻后面的课程) ，而且反偏电流继续增加会发生暴风雪打穿(Avalanche Breakdown)而偏压，他们称之为钳位二极体(Clamp)这正是他们结构设计电弧为保护所需要的方法论基础，他们是利用那个逆向止优点让那个Caspase在正常工作时处于接上状态，而外间有电弧的这时候那个Caspase二极体发生暴风雪打穿而逐步形成Caspase通路为保护了内部电路或者阴极(呢类似家里水箱有位溢龙溪，避免水桶韦尔博了引致整个卫生间水灾)那么问题来了，那个打穿了那个为保护电阻呢就彻底死了？难道是一次性的？答案总之不是。PN结的打穿分两种，分别是电打穿和热击穿，电打穿指的是暴风雪打穿(低浓度)和Mainpuri打穿(低浓度)，而那个电打穿主要是载子碰撞电离造成捷伊电子零件-电洞对(electron-hole)，因此它是可恢复的。但是热打穿是不可恢复的，即使热量聚集引致硅(Si)被熔融焚毁了。因此他们需要掌控在偏压的一瞬间掌控电流，一般会在为保护二极体再串联两个高电阻，另外，我们是不是可以总结经验理解为何ESD的区域是不能form Silicide的？还有给我们两个理arden.cn/?p=482)。即使有放两级ESD的，达到双重为保护的目的

在讲ESD的基本原理和Process之前，他们先讲下ESD的标准以及测试方法，根据电弧的造成方式以及对电阻的受损模式不同一般来说分为四种测试方式：消化系统振动模式(HBM: Human-Body Model)、机器振动模式(Machine Model)、元件充电模式(CDM: Charge-Device Model)、电场感应模式(FIM: Field-Induced Model)，但是业界一般来说使用前两种模式来测试(HBM, MM)

1、消化系统振动模式(HBM)

总之是消化系统摩擦造成了电荷突然碰到芯片释放的电荷引致芯片焚毁打穿，秋天和别人触碰经常触电是那个原因。业界对HBM的ESD标准也有迹可循(MIL- STD-883C method 3015.7，、效消化系统电容为100pF，、效消化系统电阻为1.5Kohm)，或者国际电子零件工业标准(EIA/JESD22-A114-A)也有规定，看你要follow哪一份了。如果是MIL-STD-883C method 3015.7，它规定小于<2kV的则为Class-1，在2kV~4kV的为class-2，4kV~16kV的为class-3

2、机器振动模式(MM)

总之是机器(如robot)移动造成的电弧触碰芯片时由pin脚释放，次标准为EIAJ-IC-121 method 20(或者标准EIA/JESD22-A115-A)，、、效机器电阻为0 (即使金属)，电容依旧为100pF。由于机器是金属且电阻为0，因此振动时间很短，几乎是ms或者us之间。但是更重要的问题是，由于、、效电阻为0，因此电流很大，因此即使是200V的MM振动也比2kV的HBM振动的危害大。而且机器本身由于有许多导线互相会造成耦合作用，因此电流会随时间变化而干扰变化

ESD的测试方法类似FAB里面的GOI测试，指定pin之后先给他两个ESD电流，持续一段时间后，然后再回来测试电性看看是否损毁，没问题再去加两个step的ESD电流再持续一段时间，再测电性，如此反复直至打穿，此时的打穿电流为ESD打穿的临界电流(ESD failure threshold Voltage)。一般来说他们全被是给电阻打三次电流(3 zaps)，为了降低测试周期，一般来说起始电流用标准电流的70% ESD threshold，每个step可以根据需要自己调整50V或者100V

(1). Stress number = 3 Zaps. (5 Zaps, the worst case)

(2). Stress step

ΔV ESD = 50V(100V) for V ZAP <=1000V

ΔV ESD = 100V(250V, 500V) for V ZAP > 1000V

(3). Starting V ZAP = 70% of averaged ESD failure threshold (V ESD )

另外，即使每个chip的pin脚许多，你是两个个pin测试还是组合pin测试，因此会分为几种组合：I/O-pin测试(Input and Output pins)、pin-to-pin测试、Vdd-Vss测试(输入端到输出端)、Analog-pin

1. I/O pins

是分别对input-pin和output-pin做ESD测试，而且电荷有正负之分，因此有四种组合：input+正电荷、output+正电荷、input+负电荷、output+负电荷。测试input这时候，则output和其他pin全部浮接(floating)，反之亦然

2. pin-to-pin测试

电弧振动发生在pin-to-pin之间逐步形成回路，但是如果要每每两个脚测试组合太多，即使任何的I/O给电流之后如果要对整个电阻造成影响一定是先经过VDD/Vss才能对整个电阻供电，因此改良版则用某一I/O-pin加正或负的ESD电流，其他大部份I/O一起接地，但是输入和输出同时浮接(Floating)

3、Vdd-Vss之间电弧振动

只需要把Vdd和Vss接起来，大部份的I/O全部浮接(floating)，这样给电弧让他穿过Vdd与Vss之间

4、Analog-pin振动测试

即使模拟电阻许多差分比对(Differential Pair)或者运算放大器(OP AMP)全被是有两个输入端的，避免两个损毁引致差分比对或运算失效，因此需要单独做ESD测试，总之是只针对这两个pin，其他pin全部浮接(floating)

好了，ESD的基本原理和测试部分就讲到这里了，下面接着讲Process和结构设计上的factor

随着摩尔定律的进一步缩小，器件尺寸越来越小，结深越来越浅，GOX越来越薄，因此电弧打穿越来越容易，而且在Advance制程里面，Silicide引入也会让电弧击穿变得更加尖锐，因此几乎大部份的芯片结构设计都要克服电弧打穿问题

电弧振动为保护可以从FAB端的Process解决，也可以从IC结构设计端的Layout来结构设计，因此你会看到Prcess有两个ESD的option layer，或者Design rule里面有ESD的结构设计规则可供客户选择、、。总之有些客户也会自己根据SPICE model的电性通过layout来结构设计ESD

1、制程上的ESD

要么改变PN结，要么改变PN结的负载电阻，而改变PN结只能靠ESD_IMP了，而改变与PN结的负载电阻，是用non-silicide或者串联电阻的方法了

1) Source/Drain的ESD implant：即使他们的LDD结构在gate poly两边很容易逐步形成两个浅结，而那个浅结的尖角电场比较集中，而且即使是浅结，因此它与Gate比较近，因此受Gate的末端电场影响比较大，因此这样的LDD尖角在耐ESD振动的能力是比较差的(<1kV)，因此如果这样的Device用在I/O端口，很容引致ESD受损。因此根据那个方法论，他们需要两个单独的器件没有LDD，但是需要另外一道ESD implant，打两个比较深的N+_S/D，这样就可以让那个尖角变圆而且离表面很远，因此可以明显提高ESD打穿能力(>4kV)。但是这样的话那个额外的MOS的Gate就必须很长避免穿通(punchthrough)，而且即使器件不一样了，因此需要单独提取器件的SPICE Model

2) 接触孔(contact)的ESD implant：在LDD器件的N+漏极的孔下面打两个P+的硼，而且深度要超过N+漏极(drain)的深度，这样就可以让原来Drain的打穿电流降低(8V–>6V)，因此可以在LDD尖角发生打穿之前先从Drain打穿导走从而为保护Drain和Gate的打穿。因此这样的结构设计能够保持器件尺寸不变，且MOS结构没有改变，故不需要重新提取SPICE model。总之这种智能用于non-silicide制程，否则contact你也打不进去implant

3) SAB (SAlicide Block)：一般他们为了降低MOS的互连电容，他们会使用silicide/SAlicide制程，但是这样器件如果工作在输出端，他们的器件负载电阻变低，外间 ESD电流将会全部加载在LDD和Gate结构之间很容易打穿受损，因此在输出级的MOS的Silicide/Salicide他们一般来说会用SAB(SAlicide Block)光罩挡住RPO，不要逐步形成silicide，增加两个photo layer成本增加，但是ESD电流可以从1kV提高到4kV

4)串联电阻法：这种方法不用增加光罩，应该是最省钱的了，基本原理有点类似第三种(SAB)增加电阻法，我就故意给他串联两个电阻(比如Rs_NW，或者HiR，、、)，这样也达到了SAB的方法

2、结构设计上的ESD

这就完全靠结构设计者的功夫了，有些公司在结构设计规则就已经提供给客户solution了，客户只要照着画就行了，有些没有的则只能靠客户自己的designer了，许多结构设计规则全被是写着那个只是guideline/reference，不是guarantee的。一般全被是把Gate/Source/Bulk短接在一起，把Drain结在I/O端承受ESD的浪涌(surge)电流，NMOS称之为GGNMOS (Gate-Grounded NMOS)，PMOS称之为GDPMOS (Gate-to-Drain PMOS)

以NMOS为例，基本原理全被是Gate关闭状态，Source/Bulk的PN结说起来应该是短接0偏的，当I/O端有大电流时，则Drain/Bulk PN结暴风雪打穿，一瞬间bulk有大电流与衬底电阻逐步形成压差引致Bulk/Source的PN正偏，因此那个MOS的寄生横向NPN管进入放大区(发射结正偏,集电结反偏)，因此呈现Snap-Back优点，起到为保护作用。PMOS同理推导

那个基本原理看起来简单，但是结构设计的精髓(know-how)是什么？怎么触发BJT？怎么维持Snap-back？怎么撑到HBM>2KV or 4KV？

怎样触发？必须有足够大的衬底电流，因此后来发展到了现在普遍采用的多指交叉并联结构(multi-finger)。但是这种结构主要技术问题是基区宽度增加，放大系数减小，因此Snap-back不容易开启。而且随着finger数量增多，会引致每个finger之间的均匀开启变得很困难，这也是ESD结构设计的瓶颈所在

如果要改变这种问题，大概有两种做法(即使triger的是电流，改善电压要么是电阻要么是电流)：1、2、利用SAB(SAlicide-Block)在I/O的Drain上逐步形成两个高阻的non-Silicide区域，使漏极方块电阻增大，而使ESD电流分布更均匀，从而提高泄放能力、增加一道P-ESD (Inner-Pickup imp，类似上面的接触孔P+ ESD imp)，在N+Drain下面打两个P+，降低Drain的暴风雪打穿电流，更早有比较多的暴风雪打穿电流(详见文献论文: Inner Pickup on ESD of multi-finger NMOS.pdf)

对于Snap-back的ESD有两个小小的常识要跟我们分享一下：

1)NMOS他们一般来说都能看到比较好的Snap-back优点，但是实际上PMOS很难有snap-back优点，而且PMOS耐ESD的优点普遍比NMOS好，那个道理同HCI效应，主要是即使NMOS打穿这时候造成的是电子零件，迁移率很大，因此Isub很大容易使Bulk/Source正向偏压，但是PMOS就难咯

2) Trigger电流/Hold电流: Trigger电流总之是之前将的snap-back的第两个拐点(Knee-point)，寄生BJT的打穿电流，而且要介于BVCEO与BVCBO之间。而Hold电流是要维持Snap-back持续ON，但是又不能进入栅锁(Latch-up)状态，否则就进入二次打穿(热打穿)而损毁了。还有位概念是二次打穿电流，是进入Latch-up之后I^2*R热量骤增引致硅融化了，而那个是要限流，可以通过掌控W/L，或者增加两个限流高阻，最简单最常用的方法是拉大Drain的距离/拉大SAB的距离(ESD rule的普遍做法)

3、阴极耦合(Gate-Couple) ESD技术

他们刚刚讲过，Multi-finger的ESD结构设计的瓶颈是开启的均匀性，假设有10只finger，而在ESD 振动发生时，这10 支finger 并不一定会同时偏压(一般是因Breakdown 而偏压)，常见到只有2-3 支finger会先偏压，这是因布局上无法使每finger的相对位置及拉线方向完全相同所致，这2~3 支finger 一偏压，ESD电流便集中流向这2~3支的finger，而其它的finger 仍是保持关闭的，因此其ESD 防护能力、、效于只有2~3 支finger的防护能力，而非10 支finger 的防护能力。这也是为何组件尺寸已经做得很大，但ESD 防护能力并未如预期般地上升的主要原因，增打面积未能预期带来ESD增强，怎么办？其实很简单，是要降低Vt1(Trigger电流)，他们通过栅极增加电流的方式，让衬底先开启代替打穿而提前偏压造成衬底电流，这这时候就能够让其他finger也一起开启进入偏压状态，让每个finger都来承受ESD电流，真正发挥大面积的ESD作用

但是这种GCNMOS的ESD结构设计有位缺点是沟道开启了造成了电流容易引致栅氧打穿，因此他不见的是一种很好的ESD结构设计方案，而且有源区越小则栅压的影响越大，而有源区越大则snap-back越难开启，因此很难把握

4、还有一种复杂的ESD为保护电阻: 可控硅晶闸管

(SCR: Silicon Controlled Rectifier)

它是他们之前讲过的CMOS寄生的PNPN结构触发造成Snap-Back并且Latch-up，通过ON/OFF实现对电阻的为保护，我们可以回顾一下，只要把上一篇里面那些抑制LATCH-up的factor想法让其发生就可以了，不过只能适用于Layout，不能适用于Process，否则Latch-up又要fail了

最后，ESD的结构设计学问太深了，我这里只是抛砖引玉给FAB的人科普一下了，基本上ESD的方案有如下几种:电阻分压、二极体、SCR(PNPN structure)、寄生BJT、MOS、几种方法。而且ESD不仅和Design相关，更和FAB的process相关，而且学问太深了。